Creación de un ambiente de verificación usando UVM para un bus AXI4-Lite para una arquitectura RISC-V de 32 bits
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| Author: | |
|---|---|
| Format: | proyecto fin de carrera |
| Publication Date: | 2018 |
| Description: | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería electrónica, 2018. |
| Country: | RepositorioTEC |
| Institution: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| Language: | Español |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/10397 |
| Online Access: | https://hdl.handle.net/2238/10397 |
| Keyword: | AXI4-Lite Metodología Verificación RISC-V Systemverilog Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics::Electronics |