Creación de un ambiente de verificación usando UVM para un bus AXI4-Lite para una arquitectura RISC-V de 32 bits
Tallennettuna:
| Tekijä: | |
|---|---|
| Aineistotyyppi: | proyecto fin de carrera |
| Julkaisupäivä: | 2018 |
| Kuvaus: | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería electrónica, 2018. |
| Maa: | RepositorioTEC |
| Organisaatio: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| Kieli: | Español |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/10397 |
| Linkit: | https://hdl.handle.net/2238/10397 |
| Sanahaku: | AXI4-Lite Metodología Verificación RISC-V Systemverilog Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics::Electronics |