Verificación lógica de los modelos sintetizados para circuitos integrados
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| 作者: | |
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| 格式: | proyecto fin de carrera |
| Fecha de Publicación: | 2010 |
| 實物特徵: | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica). Instituto Tecnológico de Costa Rica. Escuela de Ingeniería Electrónica, 2010. |
| País: | RepositorioTEC |
| 機構: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/2979 |
| 在線閱讀: | https://hdl.handle.net/2238/2979 |
| Palabra clave: | Faults models Fault Gradinglogic verification Mismatch Modular search Traceback Modelos de fallas Clasificación de fallas Verificación lógica Divergencia Búsqueda modular Rastreo |