Diseño de un ambiente de verificación formal basado en SystemVerilog Assertions para una unidad aritmética lógica de punto flotante

 

محفوظ في:
التفاصيل البيبلوغرافية
المؤلف: Quirós-Barrantes, Josué
التنسيق: proyecto fin de carrera
تاريخ النشر:2025
الوصف:Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2025.
البلد:RepositorioTEC
المؤسسة:Instituto Tecnológico de Costa Rica
Repositorio:RepositorioTEC
اللغة:Español
OAI Identifier:oai:repositoriotec.tec.ac.cr:2238/18942
الوصول للمادة أونلاين:https://hdl.handle.net/2238/18942
كلمة مفتاحية:Aritmética -- Lógica
Verificación -- Hardware
Microcontrolador SIWA
SystemVerilog Assertions (SVA)
Arquitectura RISC-V
Diagrama de señales
Fundamentos -- Métodos matemáticos
Procesamiento de señales
Arithmetic -- Logic
Verification -- Hardware
SIWA microcontroller
RISC-V architecture
Signal diagram
Fundamentals -- Mathematical methods
Signal processing
Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics
Research Subject Categories::TECHNOLOGY::Information technology::Computer science

مواد مشابهة