Diseño de un ambiente de verificación formal basado en SystemVerilog Assertions para una unidad aritmética lógica de punto flotante
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| Autor: | |
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| Formato: | proyecto fin de carrera |
| Data de Publicación: | 2025 |
| Descripción: | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2025. |
| País: | RepositorioTEC |
| Institución: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| Idioma: | Español |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/18942 |
| Acceso en liña: | https://hdl.handle.net/2238/18942 |
| Palabra crave: | Aritmética -- Lógica Verificación -- Hardware Microcontrolador SIWA SystemVerilog Assertions (SVA) Arquitectura RISC-V Diagrama de señales Fundamentos -- Métodos matemáticos Procesamiento de señales Arithmetic -- Logic Verification -- Hardware SIWA microcontroller RISC-V architecture Signal diagram Fundamentals -- Mathematical methods Signal processing Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics Research Subject Categories::TECHNOLOGY::Information technology::Computer science |