Desarrollo de un Ambiente de Verificación para una Unidad Lógica Aritmética mediante la Metodología Universal de Verificación.
محفوظ في:
| المؤلف: | |
|---|---|
| التنسيق: | proyecto fin de carrera |
| تاريخ النشر: | 2018 |
| الوصف: | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2018 |
| البلد: | RepositorioTEC |
| المؤسسة: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| اللغة: | Español |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/10418 |
| الوصول للمادة أونلاين: | https://hdl.handle.net/2238/10418 |
| كلمة مفتاحية: | Metodología Universal de Verificación (UVM) Unidad Lógica Aritmética (ALU) System-Verilog RISC-V Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics |