Desarrollo de un Ambiente de Verificación para una Unidad Lógica Aritmética mediante la Metodología Universal de Verificación.

 

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ग्रंथसूची विवरण
लेखक: Valenciano-Blanco, Pablo André
स्वरूप: proyecto fin de carrera
प्रकाशन तिथि:2018
विवरण:Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2018
देश:RepositorioTEC
संस्थान:Instituto Tecnológico de Costa Rica
Repositorio:RepositorioTEC
भाषा:Español
OAI Identifier:oai:repositoriotec.tec.ac.cr:2238/10418
ऑनलाइन पहुंच:https://hdl.handle.net/2238/10418
संकेत शब्द:Metodología Universal de Verificación (UVM)
Unidad Lógica Aritmética (ALU)
System-Verilog
RISC-V
Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics