Desarrollo de un Ambiente de Verificación para una Unidad Lógica Aritmética mediante la Metodología Universal de Verificación.
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| 著者: | |
|---|---|
| フォーマット: | proyecto fin de carrera |
| 出版日付: | 2018 |
| その他の書誌記述: | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2018 |
| 国: | RepositorioTEC |
| 機関: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| 言語: | Español |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/10418 |
| オンライン･アクセス: | https://hdl.handle.net/2238/10418 |
| キーワード: | Metodología Universal de Verificación (UVM) Unidad Lógica Aritmética (ALU) System-Verilog RISC-V Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics |