A methodology for the synthesis to logical netlist of an ASIC
Wedi'i Gadw mewn:
| Awdur: | |
|---|---|
| Fformat: | tesis de maestría |
| Dyddiad Cyhoeddi: | 2017 |
| Disgrifiad: | Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2017. |
| Gwlad: | RepositorioTEC |
| Sefydliad: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/7144 |
| Mynediad Ar-lein: | https://hdl.handle.net/2238/7144 |
| Allweddair: | Código ASIC Simulaciones |