A methodology for the synthesis to logical netlist of an ASIC
Gorde:
| Egilea: | |
|---|---|
| Formatua: | tesis de maestría |
| Argitaratze data: | 2017 |
| Deskribapena: | Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2017. |
| Herria: | RepositorioTEC |
| Erakundea: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/7144 |
| Sarrera elektronikoa: | https://hdl.handle.net/2238/7144 |
| Gako-hitza: | Código ASIC Simulaciones |