A methodology for the synthesis to logical netlist of an ASIC
Tallennettuna:
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|---|---|
| Aineistotyyppi: | tesis de maestría |
| Julkaisupäivä: | 2017 |
| Kuvaus: | Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2017. |
| Maa: | RepositorioTEC |
| Organisaatio: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/7144 |
| Linkit: | https://hdl.handle.net/2238/7144 |
| Sanahaku: | Código ASIC Simulaciones |