A methodology for the synthesis to logical netlist of an ASIC
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| Údar: | |
|---|---|
| Formáid: | tesis de maestría |
| Fecha de Publicación: | 2017 |
| Cur Síos: | Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2017. |
| País: | RepositorioTEC |
| Institiúid: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/7144 |
| Rochtain Ar Líne: | https://hdl.handle.net/2238/7144 |
| Palabra clave: | Código ASIC Simulaciones |