A methodology for the synthesis to logical netlist of an ASIC
保存先:
| 著者: | |
|---|---|
| フォーマット: | tesis de maestría |
| 出版日付: | 2017 |
| その他の書誌記述: | Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2017. |
| 国: | RepositorioTEC |
| 機関: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/7144 |
| オンライン･アクセス: | https://hdl.handle.net/2238/7144 |
| キーワード: | Código ASIC Simulaciones |