A methodology for the synthesis to logical netlist of an ASIC
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| Autor: | |
|---|---|
| Formato: | tesis de maestría |
| Data de Publicação: | 2017 |
| Descrição: | Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2017. |
| País: | RepositorioTEC |
| Recursos: | Instituto Tecnológico de Costa Rica |
| Repositorio: | RepositorioTEC |
| OAI Identifier: | oai:repositoriotec.tec.ac.cr:2238/7144 |
| Acesso em linha: | https://hdl.handle.net/2238/7144 |
| Palavra-chave: | Código ASIC Simulaciones |